Responsibilities and opportunities

• Implement physical design(RTL to GDS) processes to achieve optimal PPA
• Support DSPs and/or contractors to meet TAT while ensuring high-quality results
• Propose architectural changes to enhance the final Quality of Results QoR
• Perform STA and simulation to optimize logic and overall design
• Conduct logic optimization, clock-gating insertion, and feasibility checks for new architectures
• Manage setup/hold timing sign-off, including ECO
• Estimate power consumption and work on PPA optimization, including PVT adjustments

Key Qualifications

• Minimum of 8 years exprience with EDA tool workflows in the semiconductor industry
• Bachelor's or higher degree in Electrical Engineering or a related field, or equivalent practical experience
• Proficiency in scripting languages(e.g., Python, Tcl, or Perl) for workflow automation and data visualization
• Extensive experience in physical design processes and tools for automating RTL to Global Distribution System(GDS) workflows
• Proven experience in building and optimizing RTL to GDS workflows
• Demonstrated ability to lead one or more aspects of physical design, including the extraction of design parameters and analyzing trends to improve Quality of Results(QoR)

전형절차

• 서류전형 - On-line 인터뷰 - On-site 인터뷰 - Culture-fit 인터뷰 - 처우협의 - 최종합격
• 전형절차는 직무별로 다르게 운영될 수 있으며, 일정 및 상황에 따라 변동될 수 있습니다.
• 전형 일정 및 결과는 지원 시 작성하신 이메일로 개별 안내 드립니다.

참고사항

• 본 공고는 모집 완료 시 조기 마감될 수 있습니다.
• 지원서 내용 중 허위사실이 있는 경우에는 합격이 취소될 수 있습니다.
• 채용 및 업무 수행과 관련하여 요구되는 법령 상 자격이 갖추어지지 않은 경우 채용이 제한될 수 있습니다.
• 보훈대상자 및 장애인 여부는 채용 과정에서 어떠한 불이익도 미치지 않습니다.
• 담당 업무 범위는 후보자의 전반적인 경력과 경험 등 제반사정을 고려하여 변경될 수 있습니다. 이러한 변경이 필요할 경우, 최종 합격 통지 전 적절한 시기에 후보자와 커뮤니케이션 될 예정입니다.